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常见问题

基于FPGA全新锁相倍频系统的设计

更新时间  2021-11-08 20:43 阅读
本文摘要:随着数字时代的到来,在更多领域使用集成电路设计电路,FPGA/CPLD等EDA设计有更多的硬件工程师拒绝接受。其模块化设计给设计者带来了很多便利,节省了系统的开发时间,设计者只需调用这些模块或IP核心,就可以让人群一起构建非常简单的功能。只有数字锁相环(DPLL )是其典型的例子之一。但是,DPLL在应用时没有很多欠缺,如相位同步时间宽、捕捉频带宽等。 为了防止这些缺点,本文设计了一种新的振幅跟踪倍频系统,有效地提高了DPLL的这些指标,在项目中得到了更好的应用。

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随着数字时代的到来,在更多领域使用集成电路设计电路,FPGA/CPLD等EDA设计有更多的硬件工程师拒绝接受。其模块化设计给设计者带来了很多便利,节省了系统的开发时间,设计者只需调用这些模块或IP核心,就可以让人群一起构建非常简单的功能。只有数字锁相环(DPLL )是其典型的例子之一。但是,DPLL在应用时没有很多欠缺,如相位同步时间宽、捕捉频带宽等。

为了防止这些缺点,本文设计了一种新的振幅跟踪倍频系统,有效地提高了DPLL的这些指标,在项目中得到了更好的应用。1全数字锁相环的概念仅指环路部件全部数字化,使用数字鉴频器(DPD )、数字环路滤波器(DLF )、数控振荡器(DCO )包括锁相环。典型的只有数字锁相环的结构如图1右图所示。其中使用的鉴频器是导前延迟型数字鉴频器。

鉴别器每隔一个周期取得输出时钟的振幅比本地估计时钟的振幅延迟还是延迟的信息,只有鉴别器的振幅误差输入延迟还是延迟的两种状态。将误差振幅的延迟或延迟的信息发送到序列滤波器后,对DCO的加法或减半脉冲控制指令使DCO的时钟周期迁移,投入本地估计时钟的振幅和输出时钟振幅。

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环路滤波器使用了k计数器。其功能是对振幅误差序列进行计数即滤波,输入适当的进位脉冲或借位数脉冲来调整I/D数控振荡器的输入信号的振幅,构建振幅控制和瞄准。

但是,由于振幅瞄准时间和相位抖动之间是一对矛盾体,k值大,不利于噪声抑制,k值大,计数器对于少量的噪声故障没有完全计数的可能性,所以有进位和借位脉冲输入。但是,捕捉带不会这样变大,环路转移到瞄准状态的时间会变长。

相反,k值变小,可以加快环路的联锁,但k计数器不会在频率上生成位脉冲,因此会引起相位抖动,降低实时误差,也减少适当的噪声感应能力。因此,在一般的DPLL中,自由选择必要的k值是最重要的。倍频电路现在大部分都是基于锁相环技术开发的,所以将不可避免地将锁相环中不存在设计的对立纳入倍频设计中。

即使系统倍频的范围长,PLL的自缺失引起的光谱纯度的劣化、摇晃显着、噪声大等缺点也是不可避免的。2新方案的明确提出近年来更多的科研机构致力于开发新的锁相倍频系统无论是数字还是仿真领域都有了新的突破。

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在模拟中,Fordahl开发了如图2右图所示的新倍频模拟方法。该方法在高频和低频带中工作良好,并能有效地提高锁相环设计中的缺失。在数字方面,新框架的无变换只有数字锁相环已经由某科研机构开发和使用,其结构如图3右图所示。

该设计几乎是基于FPGA/CPLD设计开发的,具有相位同步时间短(只有一个系统时钟周期tpd延迟),同时无转换电路,无波动,无内部振荡器,功耗等优点。融合这两种方法,基于FPGA流水线的操作者思想,设计了一种新的振幅瞄准倍频系统。在不具备上述两个倍频电路的优点的同时,强化倍频的精度,扩大倍频范围,在系统资源的允许范围内,合理利用芯片面积和速度的关系,在更多的逻辑单元中设计了高速倍频系统。


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